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翻訳と辞書　辞書検索 [ 開発暫定版 ] スポンサード リンク 形式等価判定 ： ウィキペディア日本語版 形式等価判定（けいしきとうかはんてい、Formal Equivalence Checking）は EDAの一部であり、デジタル集積回路の開発過程において、ある回路設計についての2つの表現が同じ振る舞いを表していることを形式的に証明するために用いられる手法。== 等価判定と抽象化レベル ==一般に、抽象化レベルの異なる（タイミングの詳細さも異なる）ものの機能的等価性の定義は様々である。*最も典型的な手法は、2つの同期設計仕様に任意の同じ入力信号を与えたときにクロック毎に全く同じ出力信号列を生成することをもって、それらのマシンが等価であるとする。*マイクロプロセッサ設計では、レジスタ転送レベル（RTL）実装での命令セットアーキテクチャ(ISA)仕様の機能の等価性を比較し、両方のモデルで同じプログラムを実行したときに主記憶の内容更新が等しいことを確認する。*システム設計フローでは TLM（Transaction Level Model）での比較を必要とする。例えば、SystemCで書かれたものとそれに対応するRTL仕様を比較する。SoC（System-on-a-Chip）設計ではこのような判定が重要性を増している。 形式等価判定（けいしきとうかはんてい、Formal Equivalence Checking）は EDAの一部であり、デジタル集積回路の開発過程において、ある回路設計についての2つの表現が同じ振る舞いを表していることを形式的に証明するために用いられる手法。 == 等価判定と抽象化レベル == 一般に、抽象化レベルの異なる（タイミングの詳細さも異なる）ものの機能的等価性の定義は様々である。 *最も典型的な手法は、2つの同期設計仕様に任意の同じ入力信号を与えたときにクロック毎に全く同じ出力信号列を生成することをもって、それらのマシンが等価であるとする。 *マイクロプロセッサ設計では、レジスタ転送レベル（RTL）実装での命令セットアーキテクチャ(ISA)仕様の機能の等価性を比較し、両方のモデルで同じプログラムを実行したときに主記憶の内容更新が等しいことを確認する。 *システム設計フローでは TLM（Transaction Level Model）での比較を必要とする。例えば、SystemCで書かれたものとそれに対応するRTL仕様を比較する。SoC（System-on-a-Chip）設計ではこのような判定が重要性を増している。 抄文引用元・出典: フリー百科事典『 ウィキペディア（Wikipedia）』 ■ウィキペディアで「形式等価判定（けいしきとうかはんてい、Formal Equivalence Checking）は EDAの一部であり、デジタル集積回路の開発過程において、ある回路設計についての2つの表現が同じ振る舞いを表していることを形式的に証明するために用いられる手法。== 等価判定と抽象化レベル ==一般に、抽象化レベルの異なる（タイミングの詳細さも異なる）ものの機能的等価性の定義は様々である。*最も典型的な手法は、2つの同期設計仕様に任意の同じ入力信号を与えたときにクロック毎に全く同じ出力信号列を生成することをもって、それらのマシンが等価であるとする。*マイクロプロセッサ設計では、レジスタ転送レベル（RTL）実装での命令セットアーキテクチャ(ISA)仕様の機能の等価性を比較し、両方のモデルで同じプログラムを実行したときに主記憶の内容更新が等しいことを確認する。*システム設計フローでは TLM（Transaction Level Model）での比較を必要とする。例えば、SystemCで書かれたものとそれに対応するRTL仕様を比較する。SoC（System-on-a-Chip）設計ではこのような判定が重要性を増している。」の詳細全文を読む スポンサード リンク 翻訳と辞書 : 翻訳のためのインターネットリソース Copyright(C) kotoba.ne.jp 1997-2016. All Rights Reserved.