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桁上げ保存加算器（けたあげほぞんかさんき、Carry-save adder）〔Earle, J. G. et al "Latched Carry Save Adder Circuit for Multipliers" filed July 12, 1965〕〔 〕は加算器の一種で、計算機などで3個以上の二進法ビットの数の和を計算するのに使用される。他の加算器とは異なり、入力と同じサイズの二つの数（部分和ビットの列と桁上げビットの列）を出力する。 ==動機== 次の和を考える: 12345678算術では、右から左に、"8+2=0, 桁上げ1"、"7+2+1=0, 桁上げ1"、"6+3+1=0, 桁上げ1"、のように和の最後まで計算を続ける。この方法では、右端の桁の結果はすぐにわかるものの、左端の桁の結果は、各桁の桁上げをその左に伝えていきながら、すべての桁の計算が終わるまでわからない。したがって、2個の桁の数の加算には、たとえ並列処理のできる機械を用いたとしても、に比例した時間がかかる。 電子工学的に2進数のビットを用いて言えば、このことは、個の1ビット加算器が自由に使えるとしても、桁上げが数の端から端まで伝播する可能性があるので、に比例した時間が必要であることを意味する。この伝播が終わるまで、
この遅延は、桁上げ先見加算器により緩和することができる。原理的には、この遅延をに比例する程度にまで減少させることはできるが、非常に大きな数に対しては当てはまらない。それは、桁上げ先見を実装しても、信号がチップ上を移動する距離がに比例して増加し、伝播遅延も同じ比率で増加するためである。公開鍵暗号に必要とされるような512ビットから2048ビットのような大きな数に対しては、桁上げ先見は力不足である。 抄文引用元・出典: フリー百科事典『 ウィキペディア（Wikipedia）』 ■ウィキペディアで「桁上げ保存加算器」の詳細全文を読む スポンサード リンク
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